作者love84095 (飄飄然~)
看板Electronics
標題[問題] Sub-threshold SRAM Design
時間Sat Nov 22 22:30:53 2014
幫忙代po
小弟目前在研究關於sub-threshold SRAM的設計，
但手邊收集到的資料都是在強調如何增加SRAM Cell的穩定性，
例如：提升write noise margin、read noise margin…等。
對於周邊的電路，例如column decoder、read buffer…等，
CMOS logic circuit都沒有詳細的介紹當這些周邊電路要工作在
sub-threshold region時是如何設計。
目前我只知道CMOS logic circuit工作在sub-threshold region會導致上升以及下降時間
變得非常久，這個delay可能會造成SRAM運作失敗，
因此想請問有這方面研究的前輩們，是否能提供小弟一些相關資訊或是建議？感謝！
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※ 編輯: love84095 (114.38.32.89), 11/22/2014 22:43:01
1F：→ hsnuyi: IEEE 沒有paper嗎? 11/22 23:45
有在IEEE上面搜尋過Subthreshold SRAM的paper,但是都幾乎是在介紹SRAM Cell
的設計.另外有找到說可以使用body bias的方法去改善delay,雖然確實有改善delay
但是效果好像不太好,所以想要問看看有這方面研究的前輩們是否可以提供一些建議或
是資訊!
※ 編輯: love84095 (140.117.168.132), 11/24/2014 22:46:52