作者love84095 (飘飘然~)
看板Electronics
标题[问题] Sub-threshold SRAM Design
时间Sat Nov 22 22:30:53 2014
帮忙代po
小弟目前在研究关於sub-threshold SRAM的设计，
但手边收集到的资料都是在强调如何增加SRAM Cell的稳定性，
例如：提升write noise margin、read noise margin…等。
对於周边的电路，例如column decoder、read buffer…等，
CMOS logic circuit都没有详细的介绍当这些周边电路要工作在
sub-threshold region时是如何设计。
目前我只知道CMOS logic circuit工作在sub-threshold region会导致上升以及下降时间
变得非常久，这个delay可能会造成SRAM运作失败，
因此想请问有这方面研究的前辈们，是否能提供小弟一些相关资讯或是建议？感谢！
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※ 编辑: love84095 (114.38.32.89), 11/22/2014 22:43:01
1F：→ hsnuyi: IEEE 没有paper吗? 11/22 23:45
有在IEEE上面搜寻过Subthreshold SRAM的paper,但是都几乎是在介绍SRAM Cell
的设计.另外有找到说可以使用body bias的方法去改善delay,虽然确实有改善delay
但是效果好像不太好,所以想要问看看有这方面研究的前辈们是否可以提供一些建议或
是资讯!
※ 编辑: love84095 (140.117.168.132), 11/24/2014 22:46:52