作者di7101483 (d)
看板Electronics
標題[問題] 請問verilog top module的問題
時間Sat Nov 15 22:49:10 2014
大家好
我用Quartus II 畫了一個兩個altpll的除頻電路(分別在兩個不同的project)
完成之後電腦幫我存成兩個.bdf檔
然後我用verilog寫一個top module 呼叫這兩個除頻電路
但似乎行不通....是不是top module只能呼叫.v檔?
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※ 編輯: di7101483 (140.118.181.41), 11/15/2014 23:34:46
1F：推 appendixisu: 我記得你應該需要再top module的project載入.bdf 11/17 10:53