作者di7101483 (d)
看板Electronics
标题[问题] 请问verilog top module的问题
时间Sat Nov 15 22:49:10 2014
大家好
我用Quartus II 画了一个两个altpll的除频电路(分别在两个不同的project)
完成之後电脑帮我存成两个.bdf档
然後我用verilog写一个top module 呼叫这两个除频电路
但似乎行不通....是不是top module只能呼叫.v档?
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※ 编辑: di7101483 (140.118.181.41), 11/15/2014 23:34:46
1F：推 appendixisu: 我记得你应该需要再top module的project载入.bdf 11/17 10:53