作者careatall (^^ )
看板Electronics
標題[討論] 數位邏輯電路設計(求解以及學習方法請教)
時間Thu Nov 6 22:36:06 2014
1.求解
同學丟給我一題，想了兩天想不出來
想請教版上的前輩
問題:
現有A,B兩個訊號，如何設計產生C
http://i.imgur.com/6m1qbSl.png
2.學習方法請益
靜態的邏輯設計我覺得很簡單，
真值表寫出來，卡諾圖邏輯化簡；
但碰到動態的就卡關了，
前輩求解的過程，可否分享一下要如何學習這種時序的邏輯設計
謝謝．
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1F：推 deathcustom: always@ (negedge A & posedge B) C=~C ??? 11/07 00:41
2F：→ careatall: 有實際電路的解法嗎? 11/07 01:26
3F：推 CaskY: dff 用Ａ＿ＢＡＲ 當clk 用Ｂ來reset？ 11/07 19:42
4F：推 b9002053: nor F.F. 11/09 23:36
5F：推 s940556: 這個問題要先知道A,B是否為同步訊號才能接著去設計seq lo 11/10 11:08
6F：→ s940556: gic。是只能用comb. logic?沒有CLK? 11/10 11:08
7F：推 s940556: 還有建議不要將data直接當clk或async reset ，常常看到 11/10 11:10
8F：→ s940556: 的設計錯誤很容易發生。 11/10 11:10
9F：推 trashwang: 這好多種方法，latch不是就解決了 11/10 23:02
10F：推 sss22213: 用latch去設計 11/13 16:20
11F：推 yang8696: 可以用一樓的code丟給dc跑看出來是甚麼電路XD 11/18 23:27