作者happyuser (樂觀主義者)
看板Electronics
標題[問題] DFT compiler clock mux 問題
時間Sat Apr 26 07:43:24 2014
想請問一下
我有兩個時脈 系統標準"clk"與除頻器產生的"clk_d32"
為了做DFT 手動加上MUX如下
assign clk_VAD = (TestMode)? clk : clk_d32;
但tool無法辨識出已做過mux select
對clk_VAD自動再加上一個mux
如果把 set_dft_configuration -fix_clock disable
會造成與clk_VAD相連的cell無法加上scan chain之錯誤
不知該如何修正~~~~
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.116.156.225
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※ 編輯: happyuser (140.116.156.225), 04/26/2014 07:46:05
1F：→ ViewMoon:TestMode 故意改為 1'b1, 是否 tool 就可辨識 ? 04/26 21:30
2F：→ ViewMoon:tool 自動加上 mux 後使用的 fixing clock , 也是 clk ? 04/26 21:30
3F：→ ViewMoon:除非真的你確認在 RTL 手動 fixing 有好處 04/26 21:31
4F：→ ViewMoon:不然放給 tool 自動 fixing 就好了... 04/26 21:31
5F：→ happyuser:剛測試過 TestMode設定為1 tool可以辨識...... 04/27 00:11
6F：→ ViewMoon:看一下自動加上的 mux, mux 的 select pin 的源頭 04/27 09:10
7F：→ ViewMoon:用 verdi 確認一下，和 TestMode 是否真是同一個 04/27 09:11
8F：→ ViewMoon:另，若 design 是你 maintain 的，且 clk_d32 並沒有 04/27 09:12
9F：→ ViewMoon:always @(negedge clk_d32) 這種寫法，也沒 output 至 PO 04/27 09:13
10F：→ ViewMoon:那麼 clk_d32 建議最好用 gated clock 作, 若用 04/27 09:13
11F：→ ViewMoon:generated clock 對 DFT fixing, APR timing, FPGA 都很 04/27 09:14
12F：→ ViewMoon:麻煩 04/27 09:14
13F：→ ViewMoon:clk_d32 若是用 ripple counter 實作更麻煩，除了省電 04/27 10:45
14F：→ ViewMoon:但 ripple counter 作了 DFT 又會更耗電 04/27 10:47
15F：→ happyuser:終於找到解法~跟大家分享一下 這樣設計 -view exat spec 04/27 21:49
16F：→ happyuser:各別要宣告一次 即可辨識的出來... 04/27 21:51