作者happyuser (乐观主义者)
看板Electronics
标题[问题] DFT compiler clock mux 问题
时间Sat Apr 26 07:43:24 2014
想请问一下
我有两个时脉 系统标准"clk"与除频器产生的"clk_d32"
为了做DFT 手动加上MUX如下
assign clk_VAD = (TestMode)? clk : clk_d32;
但tool无法辨识出已做过mux select
对clk_VAD自动再加上一个mux
如果把 set_dft_configuration -fix_clock disable
会造成与clk_VAD相连的cell无法加上scan chain之错误
不知该如何修正~~~~
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※ 编辑: happyuser (140.116.156.225), 04/26/2014 07:46:05
1F：→ ViewMoon:TestMode 故意改为 1'b1, 是否 tool 就可辨识 ? 04/26 21:30
2F：→ ViewMoon:tool 自动加上 mux 後使用的 fixing clock , 也是 clk ? 04/26 21:30
3F：→ ViewMoon:除非真的你确认在 RTL 手动 fixing 有好处 04/26 21:31
4F：→ ViewMoon:不然放给 tool 自动 fixing 就好了... 04/26 21:31
5F：→ happyuser:刚测试过 TestMode设定为1 tool可以辨识...... 04/27 00:11
6F：→ ViewMoon:看一下自动加上的 mux, mux 的 select pin 的源头 04/27 09:10
7F：→ ViewMoon:用 verdi 确认一下，和 TestMode 是否真是同一个 04/27 09:11
8F：→ ViewMoon:另，若 design 是你 maintain 的，且 clk_d32 并没有 04/27 09:12
9F：→ ViewMoon:always @(negedge clk_d32) 这种写法，也没 output 至 PO 04/27 09:13
10F：→ ViewMoon:那麽 clk_d32 建议最好用 gated clock 作, 若用 04/27 09:13
11F：→ ViewMoon:generated clock 对 DFT fixing, APR timing, FPGA 都很 04/27 09:14
12F：→ ViewMoon:麻烦 04/27 09:14
13F：→ ViewMoon:clk_d32 若是用 ripple counter 实作更麻烦，除了省电 04/27 10:45
14F：→ ViewMoon:但 ripple counter 作了 DFT 又会更耗电 04/27 10:47
15F：→ happyuser:终於找到解法~跟大家分享一下 这样设计 -view exat spec 04/27 21:49
16F：→ happyuser:各别要宣告一次 即可辨识的出来... 04/27 21:51