作者qeagle ()
看板Electronics
標題[問題] xilinx ipcore產生的乘法器可以無clk嗎?
時間Wed Mar 28 18:42:32 2012
我想把matlab產生的濾波器vhdl
裏面用到的乘法功能,換成用ipcore去做的乘法器
主要因為合成時,xilinx會主動把乘法用硬體乘法器去合成
所以我想先用lut做成的乘法器去取代,避免用到硬體乘法器
來評估兩者速度上的差異
但是vhdl上的乘法器是寫在process外面的,不需要clk
而ip core產生的乘法器有一個clk腳位
不知道兩者如何套用?
可否產生一個無clk的乘法器(用lut合成的)
或者可以在那選項去調整,可以在合成時選擇不用dsp48e?
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 114.25.95.176
※ qeagle:轉錄至看板 comm_and_RF 03/28 19:10
1F：推 chrispherd:你去寫一個Module，大概就用assign輸出等於A*B來當乘法 03/29 20:24
2F：→ chrispherd:器。ISE合成在Synthesize的Properties裡的HDL Options 03/29 20:26
3F：→ chrispherd:Use DSP Block的選項Auto調為No。這樣子應該OK? 03/29 20:27
4F：推 mmonkeyboyy:這樣還是有可能會有clock因為不叫DSP不代表合成不合 03/30 02:49
5F：→ mmonkeyboyy:clock進去 03/30 02:50
6F：推 chrispherd:不會喔! 他會依照你的Code來合成，我平常就是這樣寫的! 03/30 07:43
7F：→ chrispherd:他不會合出你HDL Code裡沒有的東西。 03/30 07:44
8F：推 mmonkeyboyy:是嗎? 我記得是還要再調一個地方 03/30 12:46
9F：→ mmonkeyboyy:或是純用一般的RTL做才會沒有 03/30 12:46
10F：→ qeagle:謝謝,我己經測過,合成選項可以勾不用dsp48e,但ipcore就無法 04/05 19:02
11F：→ qeagle:只是好奇怪,不同階的濾波器,轉出來的資源使用不線性,而且 04/05 19:02
12F：→ qeagle:使用DSP48E跑出來的濾波器還更慢 04/05 19:02