作者qeagle ()
看板Electronics
标题[问题] xilinx ipcore产生的乘法器可以无clk吗?
时间Wed Mar 28 18:42:32 2012
我想把matlab产生的滤波器vhdl
里面用到的乘法功能,换成用ipcore去做的乘法器
主要因为合成时,xilinx会主动把乘法用硬体乘法器去合成
所以我想先用lut做成的乘法器去取代,避免用到硬体乘法器
来评估两者速度上的差异
但是vhdl上的乘法器是写在process外面的,不需要clk
而ip core产生的乘法器有一个clk脚位
不知道两者如何套用?
可否产生一个无clk的乘法器(用lut合成的)
或者可以在那选项去调整,可以在合成时选择不用dsp48e?
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 114.25.95.176
※ qeagle:转录至看板 comm_and_RF 03/28 19:10
1F：推 chrispherd:你去写一个Module，大概就用assign输出等於A*B来当乘法 03/29 20:24
2F：→ chrispherd:器。ISE合成在Synthesize的Properties里的HDL Options 03/29 20:26
3F：→ chrispherd:Use DSP Block的选项Auto调为No。这样子应该OK? 03/29 20:27
4F：推 mmonkeyboyy:这样还是有可能会有clock因为不叫DSP不代表合成不合 03/30 02:49
5F：→ mmonkeyboyy:clock进去 03/30 02:50
6F：推 chrispherd:不会喔! 他会依照你的Code来合成，我平常就是这样写的! 03/30 07:43
7F：→ chrispherd:他不会合出你HDL Code里没有的东西。 03/30 07:44
8F：推 mmonkeyboyy:是吗? 我记得是还要再调一个地方 03/30 12:46
9F：→ mmonkeyboyy:或是纯用一般的RTL做才会没有 03/30 12:46
10F：→ qeagle:谢谢,我己经测过,合成选项可以勾不用dsp48e,但ipcore就无法 04/05 19:02
11F：→ qeagle:只是好奇怪,不同阶的滤波器,转出来的资源使用不线性,而且 04/05 19:02
12F：→ qeagle:使用DSP48E跑出来的滤波器还更慢 04/05 19:02