作者happy3308 (Johanson)
看板Electronics
標題[問題] VHDL
時間Fri Dec 2 12:35:57 2011
小弟最近在做VHDL想關CODE 假設前端訊號進來經過種種處理之後,
得到的是CLOCK 數, 由於訊號源不穩定，導致CLOCK 數 是不穩定的,
在此假設依序得到的五筆800 1000 1100 1200 1300 CLOCK數量,
請問是否能在VHDL 中 做平均呢?? 希望大家幫忙!!謝謝!
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◆ From: 140.123.121.166
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