作者takumiho ()
看板Electronics
標題[問題] 請教一下有關於design compiler的問題
時間Sun Jun 12 22:27:04 2011
大家好 我是dc使用者的菜鳥
想請教大家一些問題
現在我參考一些文獻完成了.tcl
將我的.v檔案轉換成xxx_syn.v
接下來是不是需要跑一點模擬驗證
我的電路function是正確無誤的呢
我之前跑模擬都是用spectreRF
現在在這個階段
是要使用什麼樣的tools來驗證合成出來的電路是正確無誤的
還是也是可以使用spectreRF加以驗證呢
謝謝大家 :)
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◆ From: 123.204.190.157
1F：推 uxijgil:你可以試試cadence LEC conformal or synopsys formality 06/13 16:57
2F：→ uxijgil:去比較RTL和gate-level netlist之間的邏輯關係 06/13 16:57