作者takumiho ()
看板Electronics
标题[问题] 请教一下有关於design compiler的问题
时间Sun Jun 12 22:27:04 2011
大家好 我是dc使用者的菜鸟
想请教大家一些问题
现在我参考一些文献完成了.tcl
将我的.v档案转换成xxx_syn.v
接下来是不是需要跑一点模拟验证
我的电路function是正确无误的呢
我之前跑模拟都是用spectreRF
现在在这个阶段
是要使用什麽样的tools来验证合成出来的电路是正确无误的
还是也是可以使用spectreRF加以验证呢
谢谢大家 :)
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◆ From: 123.204.190.157
1F：推 uxijgil:你可以试试cadence LEC conformal or synopsys formality 06/13 16:57
2F：→ uxijgil:去比较RTL和gate-level netlist之间的逻辑关系 06/13 16:57