作者lovekillme (愛沙!!("▔□▔)/又!)
看板Electronics
標題[問題] 請問有關layout時候的negative timing check
時間Fri Jun 10 15:38:40 2011
請教一下
在layout的時候為了做power分析
須先寫一測資 加在含有CHIP module 的netlist上
讓他dump出vcd檔案
想請問的是 在這個測資測試的過程中
為什麼要使用negative timing check 也就是透過delay訊號的方式
請問一下意義是甚麼呢
謝謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 114.38.18.46
1F：→ kasl:你懂你想要表達的意思是什麼嗎 06/11 00:17
2F：→ BuBuChen:"測資"是什麼? 06/11 17:02
3F：→ bakerly:我猜是指一個測試pattern 06/12 11:19
4F：→ bakerly:negedge timing check只是一個timing check和有沒有delay 06/12 11:20
5F：→ bakerly:沒有關係。 訊號dealy是為了忠實表現出真實的情況供power 06/12 11:21
6F：→ bakerly:分析用。 06/12 11:21
7F：→ lovekillme:喔喔! 感謝樓上 懂了~ 06/12 17:07