作者lovekillme (爱沙!!("▔□▔)/又!)
看板Electronics
标题[问题] 请问有关layout时候的negative timing check
时间Fri Jun 10 15:38:40 2011
请教一下
在layout的时候为了做power分析
须先写一测资 加在含有CHIP module 的netlist上
让他dump出vcd档案
想请问的是 在这个测资测试的过程中
为什麽要使用negative timing check 也就是透过delay讯号的方式
请问一下意义是甚麽呢
谢谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 114.38.18.46
1F：→ kasl:你懂你想要表达的意思是什麽吗 06/11 00:17
2F：→ BuBuChen:"测资"是什麽? 06/11 17:02
3F：→ bakerly:我猜是指一个测试pattern 06/12 11:19
4F：→ bakerly:negedge timing check只是一个timing check和有没有delay 06/12 11:20
5F：→ bakerly:没有关系。 讯号dealy是为了忠实表现出真实的情况供power 06/12 11:21
6F：→ bakerly:分析用。 06/12 11:21
7F：→ lovekillme:喔喔! 感谢楼上 懂了~ 06/12 17:07