我是desing compiler的新手 之前幾乎沒用過 最近因為要一個mix signal電路 所以有其中一塊電路需要用到數位合成的flow 在使用.tcl的過程中一直遇到一些問題 如下 1. 使用第一個A.tcl 裡面指令有用到 dw_function.sldb 以及compile_ultra => 出現了ERROR: designware not licensed this site please contact root@root .... 之類的 但是還是有產生一個 xxx_syn.v檔案 report 顯示slack應該蠻ok的 (問題：請問有這樣的error，所產生的xxx_syn.v還可以使用嗎) 2. 使用了第二個B.tcl，裡面沒使用 dw_function.sldb 另外compile_ultra變成compile -map_effort high 這個好像就沒有我上述的那些error，但是slack一直大概 都只有0.01，我用design vision打開電路來看，電路的critical path有都變很長(跟用compile ultra所產生的電路明顯不一樣 而且path明顯變長) （問題：這個方法算是沒有error，但是產生的xxx_syn.v檔案 slack太小，心裡毛毛的 3. 另外希望能夠用mix-signal流程進行驗證， 但是在用cadence將verilog import到spectre產生schematic的流程中的 用方法1所產生的xxx_syn.v，出現library找不到（只產生了function以及symbol） 方法2所產生的xxx_syn.v經過import之後，有些元件也發現找不到， 但是仍然產生了schmatic，不過我打開schematic看了之中的元件以後 裡面的vdd以及vss全部都是floating，連有些元件I/O也都沒有接到任何地方 回頭去看xxx_syn.v裡面有相同代號的元件，但是是有接線的 這邊不知道有沒有熟悉的人可以提供一些建議 (問題：正確的import流程，有什麼東西是需要好好設定的呢) 結論:想用compile ultra合成數位電路，因為感覺合成出來的結果 速度上是在一個比較safe的狀態，但是有error， 而且在import到cadence的時候怪怪的，讓我心裡毛毛的XD import的方式上網 google以後 都沒有什麼眉目，所以到版上拜託高手幫幫忙，多謝 :) --

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