我是desing compiler的新手 之前几乎没用过 最近因为要一个mix signal电路 所以有其中一块电路需要用到数位合成的flow 在使用.tcl的过程中一直遇到一些问题 如下 1. 使用第一个A.tcl 里面指令有用到 dw_function.sldb 以及compile_ultra => 出现了ERROR: designware not licensed this site please contact root@root .... 之类的 但是还是有产生一个 xxx_syn.v档案 report 显示slack应该蛮ok的 (问题：请问有这样的error，所产生的xxx_syn.v还可以使用吗) 2. 使用了第二个B.tcl，里面没使用 dw_function.sldb 另外compile_ultra变成compile -map_effort high 这个好像就没有我上述的那些error，但是slack一直大概 都只有0.01，我用design vision打开电路来看，电路的critical path有都变很长(跟用compile ultra所产生的电路明显不一样 而且path明显变长) （问题：这个方法算是没有error，但是产生的xxx_syn.v档案 slack太小，心里毛毛的 3. 另外希望能够用mix-signal流程进行验证， 但是在用cadence将verilog import到spectre产生schematic的流程中的 用方法1所产生的xxx_syn.v，出现library找不到（只产生了function以及symbol） 方法2所产生的xxx_syn.v经过import之後，有些元件也发现找不到， 但是仍然产生了schmatic，不过我打开schematic看了之中的元件以後 里面的vdd以及vss全部都是floating，连有些元件I/O也都没有接到任何地方 回头去看xxx_syn.v里面有相同代号的元件，但是是有接线的 这边不知道有没有熟悉的人可以提供一些建议 (问题：正确的import流程，有什麽东西是需要好好设定的呢) 结论:想用compile ultra合成数位电路，因为感觉合成出来的结果 速度上是在一个比较safe的状态，但是有error， 而且在import到cadence的时候怪怪的，让我心里毛毛的XD import的方式上网 google以後 都没有什麽眉目，所以到版上拜托高手帮帮忙，多谢 :) --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 218.164.120.159