作者ccjin (半年之後你會變怎樣)
看板Electronics
標題[問題] verilog
時間Sat Jun 4 14:43:39 2011
請問如果 我有兩個訊號 A 跟 B
A跟B是反相
(case 1)
assign B = ~A;
always@(posedge clk)
begin
if(rst)
A<=0;
else
A<=~A;
end
(case 2)
always@(posedge clk)
begin
if(rst)
A<=0;
B<=1;
else
A<=~A;
B<=~B;
end
這兩個寫法 B的輸出
在 case1 用 inverter 輸出
跟 case2 用 reg 敲過
效果會差很多嗎
順道問一下 FPGA 除了 IODELAY 我還有什麼元件
可以把訊號 做 1ns 單位 的 delay 嗎
謝謝
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◆ From: 123.195.15.55
※ 編輯: ccjin 來自: 123.195.15.55 (06/04 15:16)
1F：推 ViewMoon:以你的例子是 inv, 所以沒差, 若是 complex comb. logic 06/05 01:56
2F：→ ViewMoon:請查 retiming 相關 topic 06/05 01:56
3F：→ ViewMoon:不論 IC/FPGA, 都沒有精準 1ns delay 的作法 06/05 01:58
4F：→ ViewMoon:最接近的方法可能會是, 用 10GHz clock sync 它十次...ha 06/05 01:59
5F：推 ViewMoon:對了,你第一個問題,case2能保證 glitch-free,這在 CDC 06/05 02:02
6F：→ ViewMoon:or 其它特殊場合用得到 06/05 02:02
7F：推 Pash77:相差無幾 06/05 02:28
8F：→ ccjin:thx. 不一定要很精準 1ns 如果我用 and 閘串好幾級呢 06/05 08:00
9F：→ ccjin:我對元件的特性不太了解 所以不知道串幾級會有delay多少 06/05 08:00
10F：→ ccjin:還有 inveter 還會有 glitch 我真的不知道. 我以為他已經夠 06/05 08:01
11F：→ ccjin:單純了 只是一個 CMOS 06/05 08:01
12F：推 zxvc:1ns delay是要作什麼用途？ 06/05 10:05
13F：→ bakerly:1.在這個CASE下沒差。 2. altera 叫"lcell" xilinx 我不知 06/05 21:07
14F：→ bakerly:不過FPGA的delay不會準.同樣的cell每次繞出來結果都不太一 06/05 21:08
15F：→ bakerly:樣 06/05 21:09
16F：推 ViewMoon:若 synthesised design 只有你寫的 RTL, 可以預期 case1 06/05 23:11
17F：→ ViewMoon:也是 glitch-free, 否則, 即使是如 inv 之類的 simple 06/05 23:12
18F：→ ViewMoon:logic, 都不要預期 case1 會是 glitch-free 06/05 23:12
19F：→ ViewMoon:請說明你的應用, 1ns 是可以容許多不精準 ? (請用數字量 06/05 23:15
20F：→ ViewMoon:化), design 若預期用 delay cell 去作什麼, 大部分都 06/05 23:16
21F：→ ViewMoon:是 dangerous design 06/05 23:16
22F：→ ViewMoon:尤其是在 FPGA 更是如此 06/05 23:20
23F：→ ccjin:謝謝各位高手的見解 我了解delay是個要注意的設計 06/05 23:55
24F：→ ccjin:設計就不方便討論了 目前只是想把訊號做 1~3ns delay 06/05 23:56
25F：→ ccjin:準度不用很準 只要確定真的有delay超過 1ns就好 06/05 23:58
26F：→ ccjin:即使溫度跟電壓有影響到 06/05 23:58