作者ccjin (半年之後你会变怎样)
看板Electronics
标题[问题] verilog
时间Sat Jun 4 14:43:39 2011
请问如果 我有两个讯号 A 跟 B
A跟B是反相
(case 1)
assign B = ~A;
always@(posedge clk)
begin
if(rst)
A<=0;
else
A<=~A;
end
(case 2)
always@(posedge clk)
begin
if(rst)
A<=0;
B<=1;
else
A<=~A;
B<=~B;
end
这两个写法 B的输出
在 case1 用 inverter 输出
跟 case2 用 reg 敲过
效果会差很多吗
顺道问一下 FPGA 除了 IODELAY 我还有什麽元件
可以把讯号 做 1ns 单位 的 delay 吗
谢谢
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◆ From: 123.195.15.55
※ 编辑: ccjin 来自: 123.195.15.55 (06/04 15:16)
1F：推 ViewMoon:以你的例子是 inv, 所以没差, 若是 complex comb. logic 06/05 01:56
2F：→ ViewMoon:请查 retiming 相关 topic 06/05 01:56
3F：→ ViewMoon:不论 IC/FPGA, 都没有精准 1ns delay 的作法 06/05 01:58
4F：→ ViewMoon:最接近的方法可能会是, 用 10GHz clock sync 它十次...ha 06/05 01:59
5F：推 ViewMoon:对了,你第一个问题,case2能保证 glitch-free,这在 CDC 06/05 02:02
6F：→ ViewMoon:or 其它特殊场合用得到 06/05 02:02
7F：推 Pash77:相差无几 06/05 02:28
8F：→ ccjin:thx. 不一定要很精准 1ns 如果我用 and 闸串好几级呢 06/05 08:00
9F：→ ccjin:我对元件的特性不太了解 所以不知道串几级会有delay多少 06/05 08:00
10F：→ ccjin:还有 inveter 还会有 glitch 我真的不知道. 我以为他已经够 06/05 08:01
11F：→ ccjin:单纯了 只是一个 CMOS 06/05 08:01
12F：推 zxvc:1ns delay是要作什麽用途？ 06/05 10:05
13F：→ bakerly:1.在这个CASE下没差。 2. altera 叫"lcell" xilinx 我不知 06/05 21:07
14F：→ bakerly:不过FPGA的delay不会准.同样的cell每次绕出来结果都不太一 06/05 21:08
15F：→ bakerly:样 06/05 21:09
16F：推 ViewMoon:若 synthesised design 只有你写的 RTL, 可以预期 case1 06/05 23:11
17F：→ ViewMoon:也是 glitch-free, 否则, 即使是如 inv 之类的 simple 06/05 23:12
18F：→ ViewMoon:logic, 都不要预期 case1 会是 glitch-free 06/05 23:12
19F：→ ViewMoon:请说明你的应用, 1ns 是可以容许多不精准 ? (请用数字量 06/05 23:15
20F：→ ViewMoon:化), design 若预期用 delay cell 去作什麽, 大部分都 06/05 23:16
21F：→ ViewMoon:是 dangerous design 06/05 23:16
22F：→ ViewMoon:尤其是在 FPGA 更是如此 06/05 23:20
23F：→ ccjin:谢谢各位高手的见解 我了解delay是个要注意的设计 06/05 23:55
24F：→ ccjin:设计就不方便讨论了 目前只是想把讯号做 1~3ns delay 06/05 23:56
25F：→ ccjin:准度不用很准 只要确定真的有delay超过 1ns就好 06/05 23:58
26F：→ ccjin:即使温度跟电压有影响到 06/05 23:58