作者ccjin (半年之後你會變怎樣)
看板Electronics
標題[問題] verilog
時間Mon May 30 23:55:07 2011
因為手邊沒有合成的工具
請教大家 下面這式子
會有幾個減法器
always@(posedge osc_clk)
begin
if(b > a)
abs <= b - a;
else
abs <= a - b;
end
謝謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 123.195.15.55
1F：推 kevinztw:個人認為是一組檢法器，一組加法器 05/31 08:17
2F：推 Rencai:真值表看起來是XOR, design compiler跑出來也是XOR 05/31 11:30
3F：推 Rencai:至於4個位元的，手邊的library沒有減法器，幫不上忙... 05/31 11:42
4F：推 robertshih:如果是1-bit應該就是XOR 05/31 18:00
5F：推 tkhan:你應該多念點書.. 05/31 21:47
6F：→ Pash77:= = 06/01 02:16
7F：→ sasako:加法就是減法壓...不過你寫的verilog實在有夠奇怪！ 06/01 08:22
8F：→ sasako:a-b看成a+(-b) -b這個當然可以啥2補數+1之類的 06/01 08:25
9F：→ appendixisu:2個mux 1個sub 1個DFF 06/02 07:52