作者ccjin (半年之後你会变怎样)
看板Electronics
标题[问题] verilog
时间Mon May 30 23:55:07 2011
因为手边没有合成的工具
请教大家 下面这式子
会有几个减法器
always@(posedge osc_clk)
begin
if(b > a)
abs <= b - a;
else
abs <= a - b;
end
谢谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 123.195.15.55
1F：推 kevinztw:个人认为是一组检法器，一组加法器 05/31 08:17
2F：推 Rencai:真值表看起来是XOR, design compiler跑出来也是XOR 05/31 11:30
3F：推 Rencai:至於4个位元的，手边的library没有减法器，帮不上忙... 05/31 11:42
4F：推 robertshih:如果是1-bit应该就是XOR 05/31 18:00
5F：推 tkhan:你应该多念点书.. 05/31 21:47
6F：→ Pash77:= = 06/01 02:16
7F：→ sasako:加法就是减法压...不过你写的verilog实在有够奇怪！ 06/01 08:22
8F：→ sasako:a-b看成a+(-b) -b这个当然可以啥2补数+1之类的 06/01 08:25
9F：→ appendixisu:2个mux 1个sub 1个DFF 06/02 07:52