作者ok456 (ooxx)
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標題[問題] 相同的電路 同樣的增益 頻寬可能變小嗎
時間Sun May 29 20:25:59 2011
如題
如果我gain已經達到要求 EX:40dB
此時f3dB是1GHZ
那我有可能維持同樣的增益(40dB) 把f3dB調成1MHZ嗎?
問題好像有點蠢
因為我是覺得Gain*Bandwidth
在同樣電路架構與製程下不是定值嗎?
但是好像又有點怪怪的
麻煩各位解答了
謝謝
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◆ From: 140.113.89.246
※ 編輯: ok456 來自: 140.113.89.246 (05/29 20:27)
1F：推 kameng:加一個compensation capacitor, 或者改變Bias condition 05/29 21:27
2F：→ kameng:都可以減頻寬 05/29 21:27
3F：→ ok456:請問為何改bias condition可以減少頻寬呢? 05/29 21:46
4F：→ ok456:減少頻寬因而得到的好處是? 謝謝 05/29 21:47
5F：→ kameng:假設你的gm不變,電流變小,那W/L就會增加,製程的L不變的話 05/29 22:14
6F：→ kameng:相對的Cgs & Cgd都會增大,從而令BW減少 05/29 22:15
7F：→ kameng:第二個問題: 可以減少noise 以及和stability相關的考量 05/29 22:17
8F：→ ok456:k大是不是指電流變"大" W變大呢? 05/29 22:22
9F：→ ok456:Id不是正比於W/L嗎? 05/29 22:23
10F：→ ok456:可是gm是正比於Id耶 05/29 22:23
11F：推 kameng:不是,,相同的gm下,如果要令電流變小, 就要增加W 依你的要求 05/29 22:24
12F：→ kameng:要令gain 不變, 就要固定gm,所以要令電流變小,W變大,從而 05/29 22:25
13F：→ kameng:使Cgs&Cgd增加來減少頻寬 05/29 22:26
14F：→ ok456:喔喔 我大概了解 非常感謝 05/29 22:27
15F：→ ok456:不過我的design是active load 所以W變Gain還是會變＠＠ 05/29 22:28
16F：→ ok456:應該說I或W變 05/29 22:30
17F：→ kameng:用手大概算一下再放到spice模擬吧 之前我也被這些折騰過XD 05/29 22:33
18F：→ ok456:QQ 多謝K大了 05/29 22:40
19F：推 Williamette:one-pole system gain-bandwidth product才是定值 05/30 22:48
20F：推 jamtu:你這是哪一個製程，在1GHz的時候是40dB...... 05/31 01:43
21F：→ jamtu:把pole往前推就是掛電容而已 05/31 01:44
22F：→ jamtu:然後我不懂為什麼要限定40dB的gain 05/31 01:47
23F：→ jamtu:gain是一個target，沒有人士剛好做在40dB 05/31 01:47
24F：→ jamtu:如果一個放大器open-loop就可以很準是40dB 05/31 01:48
25F：→ jamtu:也不用接成closed-loop，也不需要儀表放大器的存在了 05/31 01:48
26F：→ jamtu:所以希望把pole往前推，就是把電容(尺寸)加大，或是掛電容 05/31 01:48
27F：→ ok456:不好意思 我只是舉例而已 不是說真的1GHZ 40dB 06/01 10:28
28F：→ ok456:感謝J大 06/01 10:28
29F：→ ok456:至於增益 是作業有要求一個值 QQ 06/01 10:28
※ 編輯: ok456 來自: 140.113.89.246 (06/01 10:29)