作者robertshih (施抄)
看板Electronics
標題[問題] 請問verilog語法
時間Sat May 28 15:23:09 2011
assign a =
|(b & c);
請問一下這個黃色的bitwise or在這邊的意義是什麼
謝謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.91.122
1F：推 lion21:bit or 05/28 15:26
2F：→ robertshih:那可以請問a=f(b, c)的boolean exp大概像什麼樣子? 05/28 15:26
3F：→ robertshih:或是問說這個黃色的or是誰跟(b&c)作or? 05/28 15:27
4F：推 lion21:我也不知道 我看錯了 抱歉 05/28 15:28
5F：→ robertshih:好像是(b&c)全部bit都or起來的意思... 05/28 15:31
6F：推 rlpolo123:那是unary operator,是將後面(b&c)每一位元去做or 05/28 23:03
7F：→ rlpolo123:也就是說當(b&c)='h0, 則a=1'b0; 否則的話, a=1'b1 05/28 23:07
8F：推 Pash77:a = (b & c) != 0 05/29 00:19