作者kk123 (阿熊)
看板Electronics
標題Re: [問題] verilog 與 spectre 如何 co-simulation?
時間Sat Apr 16 18:22:23 2011
我再多問個問題 XD
因為我類比那塊是 Boost Converter，需外掛 Power NMOS 與 Schottky diode
但這兩個外掛元件的 model 都是 spice netlist format
那我在 ADE 環境中要怎麼呼叫呢？
（因為之前都用 Hspice, ADE 沒什麼摸過，還請各位見諒）
※ 引述《kk123 (阿熊)》之銘言：
: 我手邊有個用 Cadence Encounter 將 RTL 合成（還是稱轉？）出的電路，
: 是個 verilog 的檔案，附檔名是 .v
: 類比電路這邊，是用 Cadence Composer 所繪製而成。
: 也因為是 Composer 所繪，所以用 spectre 來 run 會比較方便（又稱偷懶 = =）
: 請問在 ADE 環境中，如何將 verilog 檔跟 spectre 作 Co-simulatin 呢？
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◆ From: 111.251.195.182
1F：推 mmonkeyboyy:你要不要考慮直接開input.scs更快 04/17 04:15
2F：→ mmonkeyboyy:因為我也是那個轉過去用會有問題的人 04/17 04:15