作者kk123 (阿熊)
看板Electronics
标题Re: [问题] verilog 与 spectre 如何 co-simulation?
时间Sat Apr 16 18:22:23 2011
我再多问个问题 XD
因为我类比那块是 Boost Converter，需外挂 Power NMOS 与 Schottky diode
但这两个外挂元件的 model 都是 spice netlist format
那我在 ADE 环境中要怎麽呼叫呢？
（因为之前都用 Hspice, ADE 没什麽摸过，还请各位见谅）
※ 引述《kk123 (阿熊)》之铭言：
: 我手边有个用 Cadence Encounter 将 RTL 合成（还是称转？）出的电路，
: 是个 verilog 的档案，附档名是 .v
: 类比电路这边，是用 Cadence Composer 所绘制而成。
: 也因为是 Composer 所绘，所以用 spectre 来 run 会比较方便（又称偷懒 = =）
: 请问在 ADE 环境中，如何将 verilog 档跟 spectre 作 Co-simulatin 呢？
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◆ From: 111.251.195.182
1F：推 mmonkeyboyy:你要不要考虑直接开input.scs更快 04/17 04:15
2F：→ mmonkeyboyy:因为我也是那个转过去用会有问题的人 04/17 04:15