作者kk123 (阿熊)
看板Electronics
標題[問題] verilog 與 spectre 如何 co-simulation?
時間Thu Apr 14 22:11:08 2011
我手邊有個用 Cadence Encounter 將 RTL 合成（還是稱轉？）出的電路，
是個 verilog 的檔案，附檔名是 .v
類比電路這邊，是用 Cadence Composer 所繪製而成。
也因為是 Composer 所繪，所以用 spectre 來 run 會比較方便（又稱偷懶 = =）
請問在 ADE 環境中，如何將 verilog 檔跟 spectre 作 Co-simulatin 呢？
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 111.251.198.209
1F：推 mmonkeyboyy:如果.v都出來了代表netlist OK 用命令列的方式 應該就 04/15 07:37
2F：→ mmonkeyboyy:可以了 04/15 07:37
3F：推 carrack:u need use config view to set ur digital to .v file 04/15 08:02
4F：→ carrack:and u need to change the simulator to ams from spectre 04/15 08:03
5F：→ carrack:spectre only support veriloga 04/15 08:03
6F：推 ultimachen:spectreVerilog 也可以，不過ams有gui比較好用 04/15 09:51
7F：推 Mauder:樓上與樓樓上正解! 04/15 19:12
8F：→ kk123:大感謝！ 明天去試試！ 04/15 22:39