作者kk123 (阿熊)
看板Electronics
标题[问题] verilog 与 spectre 如何 co-simulation?
时间Thu Apr 14 22:11:08 2011
我手边有个用 Cadence Encounter 将 RTL 合成（还是称转？）出的电路，
是个 verilog 的档案，附档名是 .v
类比电路这边，是用 Cadence Composer 所绘制而成。
也因为是 Composer 所绘，所以用 spectre 来 run 会比较方便（又称偷懒 = =）
请问在 ADE 环境中，如何将 verilog 档跟 spectre 作 Co-simulatin 呢？
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 111.251.198.209
1F：推 mmonkeyboyy:如果.v都出来了代表netlist OK 用命令列的方式 应该就 04/15 07:37
2F：→ mmonkeyboyy:可以了 04/15 07:37
3F：推 carrack:u need use config view to set ur digital to .v file 04/15 08:02
4F：→ carrack:and u need to change the simulator to ams from spectre 04/15 08:03
5F：→ carrack:spectre only support veriloga 04/15 08:03
6F：推 ultimachen:spectreVerilog 也可以，不过ams有gui比较好用 04/15 09:51
7F：推 Mauder:楼上与楼楼上正解! 04/15 19:12
8F：→ kk123:大感谢！ 明天去试试！ 04/15 22:39