作者SuperMCA (象棋找我局時5分)
看板Electronics
標題[問題] verilog 一些問題
時間Sat Mar 19 00:56:25 2011
verilog module裡面宣告的reg
有辦法實現一個cycle裡面同時當read(output)跟write(input)嗎
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.114.206.144
1F：推 robertshih:只跑simulation應該可以 03/19 01:46
2F：→ lovepy:一個在正緣做另一個在負緣做的話行嗎?? 03/19 02:47
3F：→ b9002053:可以，不過read new_data, old_data要定義清楚 03/19 21:36