作者SuperMCA (象棋找我局时5分)
看板Electronics
标题[问题] verilog 一些问题
时间Sat Mar 19 00:56:25 2011
verilog module里面宣告的reg
有办法实现一个cycle里面同时当read(output)跟write(input)吗
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.114.206.144
1F：推 robertshih:只跑simulation应该可以 03/19 01:46
2F：→ lovepy:一个在正缘做另一个在负缘做的话行吗?? 03/19 02:47
3F：→ b9002053:可以，不过read new_data, old_data要定义清楚 03/19 21:36