先謝謝熱心想替我解答的朋友 我後來在技術文件中查到各層的定義 diff (dra) = Dummy layer for LVS to recognize RF MOS drain region 所以他在實際上是不存在的 另外我想再請教各位高手一些蠢問題 在cadence這樣畫 ┌┐ ┌┐ ┌──┤├─┤├──┐ │ ││d ││ │ │ ││i ││ │ │diff││f ││diff│ │ ││f ││ │ └──┤├─┤├──┘ └┘ └┘ poly poly 製程出來的 cross section view 如下 poly poly ┌─┐ ┌─┐ ──┬──┼─┼──┼─┼──┬─ │ n+ │ │ n+ │ │ n+ │ └──┘ └──┘ └──┘ p-substrate 不過通常我們在拉 diff 的區域時通常是拉一整片 再把poly gate蓋上去 但是想想不對，既然poly gate下方有diff區域 為何出來的 cross section view ， poly gate下方並沒有 是因為製程的流程關係嗎？這類的資訊技術文件查的到嗎...？ 因為我目前可能也需要用到 nLDD (lightly doped) 示意圖如下 poly ┌─┐ ──┬──┼─┼──┬──┐ │ n+ │ │nLDD│ n+ │ └──┘ └──┴──┘ 那我在 CADENCE 中畫 LAYOUT的時候應該是 1. 直接在 DIFF AREA 上蓋一層 nLDD即可 (同POLY GATE) 2. 要將 DIFF AREA 移開，再畫上 nLDD PS : 技術文件中有個檔案為 TSMC 0.18UM MIXED-SIGNAL 1P6M+ SALICIDE 1.8V_3.3V BRIEF PROCESS FLOW 我進去看了一下內容 內容有一個表格是 process sequence 應該就是製程的先後順序吧？ 內容就有一些 DNW, OD2 ... 等按照序號排 理論上只要知道 NLDD跟DIFF AREA的先後就可以知道如何畫 不過內容沒看到 DIFF 的欄... 請高手指點一下 謝謝 :) -- 我媽媽說生的人不是帥哥就是美女耶！ --

※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.115.72.67