先谢谢热心想替我解答的朋友 我後来在技术文件中查到各层的定义 diff (dra) = Dummy layer for LVS to recognize RF MOS drain region 所以他在实际上是不存在的 另外我想再请教各位高手一些蠢问题 在cadence这样画 ┌┐ ┌┐ ┌──┤├─┤├──┐ │ ││d ││ │ │ ││i ││ │ │diff││f ││diff│ │ ││f ││ │ └──┤├─┤├──┘ └┘ └┘ poly poly 制程出来的 cross section view 如下 poly poly ┌─┐ ┌─┐ ──┬──┼─┼──┼─┼──┬─ │ n+ │ │ n+ │ │ n+ │ └──┘ └──┘ └──┘ p-substrate 不过通常我们在拉 diff 的区域时通常是拉一整片 再把poly gate盖上去 但是想想不对，既然poly gate下方有diff区域 为何出来的 cross section view ， poly gate下方并没有 是因为制程的流程关系吗？这类的资讯技术文件查的到吗...？ 因为我目前可能也需要用到 nLDD (lightly doped) 示意图如下 poly ┌─┐ ──┬──┼─┼──┬──┐ │ n+ │ │nLDD│ n+ │ └──┘ └──┴──┘ 那我在 CADENCE 中画 LAYOUT的时候应该是 1. 直接在 DIFF AREA 上盖一层 nLDD即可 (同POLY GATE) 2. 要将 DIFF AREA 移开，再画上 nLDD PS : 技术文件中有个档案为 TSMC 0.18UM MIXED-SIGNAL 1P6M+ SALICIDE 1.8V_3.3V BRIEF PROCESS FLOW 我进去看了一下内容 内容有一个表格是 process sequence 应该就是制程的先後顺序吧？ 内容就有一些 DNW, OD2 ... 等按照序号排 理论上只要知道 NLDD跟DIFF AREA的先後就可以知道如何画 不过内容没看到 DIFF 的栏... 请高手指点一下 谢谢 :) -- 我妈妈说生的人不是帅哥就是美女耶！ --

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