作者agan (agan)
看板Electronics
標題[問題] VLSI問題
時間Thu Feb 24 19:02:46 2011
題目是
A 3-input majority gate returns a true output if at least two of the inputs are
true. A minority gate is its complement. Design a 3-input CMOS minority gate using a
single stage of logic.
想請問 為什麼解答是這樣
http://tinyurl.com/4bz6vr3
上下拉電路不是應該相反嗎?
為什麼解答不是這樣?
謝謝大家
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.121.136.111
1F：→ uxijgil:因為(AB+BC+AC)'=(A'B'+B'C'+A'C') --- De Morgan's Law 02/24 20:08
2F：→ uxijgil:換句話說 如果直接上下相反會得到 (A'+B')*(C'+A'B') 02/24 20:10
3F：→ uxijgil:這個Boolean Function跟 A'B'+ C'(A'+B')是等義的 02/24 20:11
4F：→ uxijgil:結論就是 你把直接上下相反的電路 整理一下就會得到解答了 02/24 20:12