作者sasako (模糊地讓我看不清)
看板Electronics
標題Re: [請益] 電路設計(已修改)
時間Sun Jan 30 02:21:52 2011
還是你定義說reset放開後的第一個clk出來的訊號就忽略？
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◆ From: 118.169.73.232
1F：推 rockonpizza3:應該是這篇文章的最後一句，很抱歉無法說清楚... 01/29 20:24
2F：→ Spongebob:沒定義clock這沒法解吧 01/29 22:20
那說說我的看法給你參考，假如你的輸出是flip flop out
假如reset是low active，那你將reset的positive edge做成一個one shot的電路..
假設這個訊號叫invalid
always(posedge clk or negedge n_rst)begin
if(!n_rst)
C <= 0;
else if(invalid)
C <= 0;
else
C <= A & B ;
end
always(posedge clk)begin
n_rst_d <= n_rst;
end
assign invalid = ~n_rst_d & n_rst;
不知道對不對，可能要跑一下simulation...
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◆ From: 118.169.73.232
3F：推 rockonpizza3:請問原po你的語法是否為暫存器?? 01/30 20:00
4F：推 rockonpizza3:並且請問相關的資料我可以參考哪些書籍，謝謝。 01/30 20:05
5F：→ sasako:書籍我不清楚，我用的都是一些基本語法而已.. 01/30 22:32
6F：→ sasako:暫存器是指flip flop嗎？ 01/30 22:33
7F：→ rockonpizza3:好像是翻成正反器? 01/31 20:09
8F：→ sasako:是.. 02/01 00:34