作者sasako (模糊地让我看不清)
看板Electronics
标题Re: [请益] 电路设计(已修改)
时间Sun Jan 30 02:21:52 2011
还是你定义说reset放开後的第一个clk出来的讯号就忽略？
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◆ From: 118.169.73.232
1F：推 rockonpizza3:应该是这篇文章的最後一句，很抱歉无法说清楚... 01/29 20:24
2F：→ Spongebob:没定义clock这没法解吧 01/29 22:20
那说说我的看法给你参考，假如你的输出是flip flop out
假如reset是low active，那你将reset的positive edge做成一个one shot的电路..
假设这个讯号叫invalid
always(posedge clk or negedge n_rst)begin
if(!n_rst)
C <= 0;
else if(invalid)
C <= 0;
else
C <= A & B ;
end
always(posedge clk)begin
n_rst_d <= n_rst;
end
assign invalid = ~n_rst_d & n_rst;
不知道对不对，可能要跑一下simulation...
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◆ From: 118.169.73.232
3F：推 rockonpizza3:请问原po你的语法是否为暂存器?? 01/30 20:00
4F：推 rockonpizza3:并且请问相关的资料我可以参考哪些书籍，谢谢。 01/30 20:05
5F：→ sasako:书籍我不清楚，我用的都是一些基本语法而已.. 01/30 22:32
6F：→ sasako:暂存器是指flip flop吗？ 01/30 22:33
7F：→ rockonpizza3:好像是翻成正反器? 01/31 20:09
8F：→ sasako:是.. 02/01 00:34