※ 引述《ccjin (半年之後你會變怎樣)》之銘言： : 標題: [問題] metastable : 時間: Mon Jan 17 21:49:21 2011 : : : : 請問暫存器在 metastable的狀態下 : 為什麼輸出準位可以不是 1也不是0 : 這是元件的什麼特性嗎? : 那這種狀態會維持多久. : : 通常要解決這不同clock domain造成的問題 : 我怎麼知道需要幾個 destination 的 register : 去把訊號在 sample 才不會發生這問題 : : 因為之前被人問 為什麼只sample 一次就處理 : 為什麼不多幾次 : 我知道越多次 機率越低 但是不清楚為什麼 : : 謝謝 : 以數位定義說明, 當 F/F D violates Tsu, Th, 因電路特性, Q 之電位 可能出現 metastable 所謂 metastable (亞穩態), 是指不穩定的"穩定", 電位可能在某範圍來回振盪 其準位可能非 0/1, 之後因 latch 之 bistable 特性, 但 metastble 狀態一般將結束成為穩態 (0, or 1) 0,1 之機率為隨機, 其時間視製程而定 若 violation 發生, 不管任何方法, 你無法避免 metastable 經 F/F 再傳遞, 就實務上, CDC F/F 其後再串接 F/F (synchronizer) 可使 MTBF (mean time between failures) 足夠大到可以忽略 所以這就是你指的一次處理 以 functional 而言, synchronizer 只適用 1bit signal, 對 multi-bit signal 而言, 需要加入其它機制 : : -- :

※ 發信站: 批踢踢實業坊(ptt.cc) : ◆ From: 123.195.28.233 : 推 pow:metastable就是因為 組成register (flip flop)的電晶體 01/18 08:39 : → pow:其實是analog而不是digital 而input、clock也其實都是analog 01/18 08:39 : → pow:在register內部一些node的狀態還沒有穩定之前就toggle 01/18 08:40 : → pow:造成output會像是飄來飄去 直到下次settle 01/18 08:40 : → pow:一般對付control signal (低頻)大概就是兩個flip flop 01/18 08:41 : → ccjin:thx 01/18 21:14 : 推 Williamette:paper都有寫 這篇應該蠻好找的 01/18 23:02 --

※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 122.116.234.183