※ 引述《ccjin (半年之後你会变怎样)》之铭言： : 标题: [问题] metastable : 时间: Mon Jan 17 21:49:21 2011 : : : : 请问暂存器在 metastable的状态下 : 为什麽输出准位可以不是 1也不是0 : 这是元件的什麽特性吗? : 那这种状态会维持多久. : : 通常要解决这不同clock domain造成的问题 : 我怎麽知道需要几个 destination 的 register : 去把讯号在 sample 才不会发生这问题 : : 因为之前被人问 为什麽只sample 一次就处理 : 为什麽不多几次 : 我知道越多次 机率越低 但是不清楚为什麽 : : 谢谢 : 以数位定义说明, 当 F/F D violates Tsu, Th, 因电路特性, Q 之电位 可能出现 metastable 所谓 metastable (亚稳态), 是指不稳定的"稳定", 电位可能在某范围来回振荡 其准位可能非 0/1, 之後因 latch 之 bistable 特性, 但 metastble 状态一般将结束成为稳态 (0, or 1) 0,1 之机率为随机, 其时间视制程而定 若 violation 发生, 不管任何方法, 你无法避免 metastable 经 F/F 再传递, 就实务上, CDC F/F 其後再串接 F/F (synchronizer) 可使 MTBF (mean time between failures) 足够大到可以忽略 所以这就是你指的一次处理 以 functional 而言, synchronizer 只适用 1bit signal, 对 multi-bit signal 而言, 需要加入其它机制 : : -- :

※ 发信站: 批踢踢实业坊(ptt.cc) : ◆ From: 123.195.28.233 : 推 pow:metastable就是因为 组成register (flip flop)的电晶体 01/18 08:39 : → pow:其实是analog而不是digital 而input、clock也其实都是analog 01/18 08:39 : → pow:在register内部一些node的状态还没有稳定之前就toggle 01/18 08:40 : → pow:造成output会像是飘来飘去 直到下次settle 01/18 08:40 : → pow:一般对付control signal (低频)大概就是两个flip flop 01/18 08:41 : → ccjin:thx 01/18 21:14 : 推 Williamette:paper都有写 这篇应该蛮好找的 01/18 23:02 --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 122.116.234.183