作者zxvc (眾生都是未來佛)
看板Electronics
標題Re: [問題] 請問systemverilog的優缺點和合成
時間Wed Nov 24 19:24:38 2010
※ 引述《klorc (月餅)》之銘言：
: 這東西推很久了
: 不知道在用的人多不多
我有在用，不過我只是學生，我不清楚業界的狀況。
: 優點多半在敘述驗證方面或是設計的時候code較精簡
: 想請問的是在合成方面有改進嗎
目前我試過Design Compiler似乎是支援度最高的，
就連Synopsys VCS一些不支援的語法它都支援。
但Xilinx ISE目前還不支援SystemVerilog的synthesis，
不過我曾在他們網站上看到員工說ISE一定會支援。
若講simulator，我用過ModelSim似乎支援度最高。
: 例如相同的功能使用新的語法 合成結果會不同
: 還有就是很少文件在說明新語法能否合成和合成結果
其實tools的說明書都會寫哪些語法可合成。
Design Compiler的SystemVerilog User Guide就有講哪些語法可合成。
Precision RTL的說明書也有寫。
其實我也認同你前面說的，SystemVerilog所多的設計部分
主要在於code較精簡與彈性、更容易寫scalable IP。
至於SystemVerilog推不推的起來，不如從另一個角度來問它會不會被其它人打敗。
坦白來講我對SystemVerilog的"陣列"有點憂心，
它不像MATLAB的陣列這麼好用。
而我印像中MATLAB好像也有在搞合成的東西了。
又SystemVerilog的OOP與verification(如UVM)，
真的打的敗發展那麼久的SystemC嗎？
: 感謝
--
信佛的人要知道：佛絕不會說謊。但請把握時光。
法滅盡經：
http://www.cbeta.org/result/normal/T12/0396_001.htm
共勉之。
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◆ From: 140.115.221.79
1F：→ zxvc:結論：有空多學。只會一套東西有點風險。 11/24 19:27
2F：→ zxvc:另外其實很多語言都會抄來抄去。學精一套，要跳到別套就比較 11/24 19:39
3F：→ zxvc:容易。 11/24 19:39
4F：→ colinshih:不學無術才是風險 11/24 23:07
5F：→ TripleC:個人覺得SystemVerilog是個趨勢，似乎越來越多人使用 11/25 00:47
6F：→ TripleC:不過我說的是驗證的部分 11/25 00:47
7F：推 klorc:所以說只有設計和驗證補強, 在實際電路上改進不大囉 11/25 09:44
8F：→ zxvc:SystemVerilog標準文件中設計(design)指的就是硬體設計，k大 11/25 12:15
9F：→ zxvc:是想問是否有更high-level的synthesis？ 11/25 12:16
10F：→ zxvc:我聽說有人在研究assertion是否可synthesis的問題了，但就目 11/25 12:20
11F：→ Holysml:目前世界上的驗證團隊大多用Systemverilog 11/25 12:20
12F：→ zxvc:前為止SystemVerilog Assertion只用來作驗證。 11/25 12:21
13F：→ Holysml:的強項在於Model+快速跟fw cosim,目前極少看到合成用途 11/25 12:23
14F：→ Holysml:在台灣的house 外商 台商都是在用SV當驗證了,SystemC 11/25 12:24
15F：→ Holysml:的強項在於Model+快速跟fw cosim,目前極少看到合成用途 11/25 12:24
16F：→ zxvc:H大，這麼說SystemVerilog與SystemC在驗證有overlap之處？ 11/25 12:28
17F：→ Holysml:下班回家再寫一些好了 11/25 14:43