作者zxvc (众生都是未来佛)
看板Electronics
标题Re: [问题] 请问systemverilog的优缺点和合成
时间Wed Nov 24 19:24:38 2010
※ 引述《klorc (月饼)》之铭言：
: 这东西推很久了
: 不知道在用的人多不多
我有在用，不过我只是学生，我不清楚业界的状况。
: 优点多半在叙述验证方面或是设计的时候code较精简
: 想请问的是在合成方面有改进吗
目前我试过Design Compiler似乎是支援度最高的，
就连Synopsys VCS一些不支援的语法它都支援。
但Xilinx ISE目前还不支援SystemVerilog的synthesis，
不过我曾在他们网站上看到员工说ISE一定会支援。
若讲simulator，我用过ModelSim似乎支援度最高。
: 例如相同的功能使用新的语法 合成结果会不同
: 还有就是很少文件在说明新语法能否合成和合成结果
其实tools的说明书都会写哪些语法可合成。
Design Compiler的SystemVerilog User Guide就有讲哪些语法可合成。
Precision RTL的说明书也有写。
其实我也认同你前面说的，SystemVerilog所多的设计部分
主要在於code较精简与弹性、更容易写scalable IP。
至於SystemVerilog推不推的起来，不如从另一个角度来问它会不会被其它人打败。
坦白来讲我对SystemVerilog的"阵列"有点忧心，
它不像MATLAB的阵列这麽好用。
而我印像中MATLAB好像也有在搞合成的东西了。
又SystemVerilog的OOP与verification(如UVM)，
真的打的败发展那麽久的SystemC吗？
: 感谢
--
信佛的人要知道：佛绝不会说谎。但请把握时光。
法灭尽经：
http://www.cbeta.org/result/normal/T12/0396_001.htm
共勉之。
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◆ From: 140.115.221.79
1F：→ zxvc:结论：有空多学。只会一套东西有点风险。 11/24 19:27
2F：→ zxvc:另外其实很多语言都会抄来抄去。学精一套，要跳到别套就比较 11/24 19:39
3F：→ zxvc:容易。 11/24 19:39
4F：→ colinshih:不学无术才是风险 11/24 23:07
5F：→ TripleC:个人觉得SystemVerilog是个趋势，似乎越来越多人使用 11/25 00:47
6F：→ TripleC:不过我说的是验证的部分 11/25 00:47
7F：推 klorc:所以说只有设计和验证补强, 在实际电路上改进不大罗 11/25 09:44
8F：→ zxvc:SystemVerilog标准文件中设计(design)指的就是硬体设计，k大 11/25 12:15
9F：→ zxvc:是想问是否有更high-level的synthesis？ 11/25 12:16
10F：→ zxvc:我听说有人在研究assertion是否可synthesis的问题了，但就目 11/25 12:20
11F：→ Holysml:目前世界上的验证团队大多用Systemverilog 11/25 12:20
12F：→ zxvc:前为止SystemVerilog Assertion只用来作验证。 11/25 12:21
13F：→ Holysml:的强项在於Model+快速跟fw cosim,目前极少看到合成用途 11/25 12:23
14F：→ Holysml:在台湾的house 外商 台商都是在用SV当验证了,SystemC 11/25 12:24
15F：→ Holysml:的强项在於Model+快速跟fw cosim,目前极少看到合成用途 11/25 12:24
16F：→ zxvc:H大，这麽说SystemVerilog与SystemC在验证有overlap之处？ 11/25 12:28
17F：→ Holysml:下班回家再写一些好了 11/25 14:43