作者zx33571163 (mm)
看板Electronics
標題[問題] VERILOG
時間Wed Sep 22 16:32:23 2010
我寫了4個MODULE
4個MODULE都測試過應該沒錯
可是4個合成1個大MODULE
結果訊號就出步來= =
我該怎麼辦?
我是用wire連接module間的訊號
應該沒錯吧?
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◆ From: 59.117.167.2
1F：推 deathcustom:你這樣沒頭沒腦沒人知道你出甚麼錯啊ˊˋ 09/22 18:28
2F：推 finalhaven:1.有可能你Input or Output的寬度宣告錯 09/22 18:45
3F：→ finalhaven:2.有可能你Module與Module之間的線接錯 09/22 18:45
4F：→ finalhaven:3.給樓下猜猜看 09/22 18:45
5F：推 evoker1984:我猜沒有clear0 09/22 21:14
6F：→ zx33571163:clear0是啥? 09/22 21:41
7F：推 deathcustom:清零，也就是開始enable前先把所有的wire歸零(Vdd) 09/22 21:53
8F：推 bighead319:那個動作叫reset，不是把wire歸0，而是把reg設成要的 09/22 22:20
9F：→ bighead319:起始值，至於給多少，看使用者需求決定 09/22 22:21
10F：→ holamonmon:出不來是指 訊號錯誤還是根本沒訊號? 09/23 08:12
11F：推 Maybetrue:編譯有過嗎？ 09/24 23:57
12F：推 sasako:有可能是你的testbench沒有寫好 09/25 12:22
13F：→ sasako:線有沒有接對 用debussy schematic很容易找到 09/25 12:23
14F：推 Leadgen:interface 09/26 23:28