作者zx33571163 (mm)
看板Electronics
标题[问题] VERILOG
时间Wed Sep 22 16:32:23 2010
我写了4个MODULE
4个MODULE都测试过应该没错
可是4个合成1个大MODULE
结果讯号就出步来= =
我该怎麽办?
我是用wire连接module间的讯号
应该没错吧?
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 59.117.167.2
1F：推 deathcustom:你这样没头没脑没人知道你出甚麽错啊ˊˋ 09/22 18:28
2F：推 finalhaven:1.有可能你Input or Output的宽度宣告错 09/22 18:45
3F：→ finalhaven:2.有可能你Module与Module之间的线接错 09/22 18:45
4F：→ finalhaven:3.给楼下猜猜看 09/22 18:45
5F：推 evoker1984:我猜没有clear0 09/22 21:14
6F：→ zx33571163:clear0是啥? 09/22 21:41
7F：推 deathcustom:清零，也就是开始enable前先把所有的wire归零(Vdd) 09/22 21:53
8F：推 bighead319:那个动作叫reset，不是把wire归0，而是把reg设成要的 09/22 22:20
9F：→ bighead319:起始值，至於给多少，看使用者需求决定 09/22 22:21
10F：→ holamonmon:出不来是指 讯号错误还是根本没讯号? 09/23 08:12
11F：推 Maybetrue:编译有过吗？ 09/24 23:57
12F：推 sasako:有可能是你的testbench没有写好 09/25 12:22
13F：→ sasako:线有没有接对 用debussy schematic很容易找到 09/25 12:23
14F：推 Leadgen:interface 09/26 23:28