※ 引述《gyamwoo (Gyeon-woo)》之銘言： : 最近在測量電路，結果發現數位電路的電流超大，6mA以上 : 至少是比其他區塊都還大。當然數位電路訊號出不來才去量 : 我自己推測是latch up，若有正常動作的話電流不會超過1mA : 上網查了一下似乎是這樣，latch up會產生大電流。 : layout的時候也沒有遇到latch up的drc error，是因為我不 : 知道是用什麼方式去畫layout才沒遇到latch up的呢… : 如果真的是latch up，這樣電路還有救嗎？ : 拜託強者為小弟解惑~thx~ 我非真強者，只是路過湊過來看樂熱鬧的鄉民~ 1.有些Design rule是找不出來這類latch-up的問題，不過機率很低。 2.latch-up所造成IC失效的程度，重則是不可逆的毀損，輕則只要電源重新power-down 過一陣子就ok。 3.容易發生latch-up的元件，如transmission gate，尤其他的source或是drain直接 與VDD或VSS相連。 4.你只要了解latch-up的原理，就可以避免它，這點，我就不在這多說明，書本與 網路上都有資料。最直覺的方法就就是減少橫跨Base與Emitetr端之間的寄生電阻值 從而減少觸發latch-up的電流。個人認為，你的數位電路應該有些地方是直接面對 大電流的輸入，如上述提及的傳輸閘，你可能將它的drain或是source接到Vdd or Vss 一旦突來的大電流很容易就會造成larch-up。雖然這是CMOS IC常發生的，不過，也 因於此，很多design rule都有針對它去防範。 底下列舉一些layout技巧，希望對你有幫助。 1.避免電源的跑線使用高阻值的材質(diffusion或是ploy)，尤其是要接到substarte或是 well contact，貪圖一些捷徑可會得不償失，強烈建議還是乖乖地用金屬導線。 2.substrate或是well的contact盡量接近元件本身，彼此之間越近越好，而且數量越多 越好，降低Rsub與Rwell阻值。別打個一兩顆，這不是用來作口碑或是作功德用。 3.相同類型的電晶體盡量畫在一起，避免東一塊西一塊，讓latch-up產生的條件易產生。 4.把內部電路盡可能搬離PAD附近的區域，尤其該PAD是要用來灌大電流 5.特別注意一些電晶體的source端，其substrate與well是不同電位所在的區域。 另外，一些面積比較大或是切換快速的電晶體，容易從substtate引入nosie，像 時脈產生器(clock generator)或是output buffer(輸出緩衝電路)，這裡的guard ring 可千萬不能省！！！若是為了穿線而將guard ring打斷，不要忘了只把一邊的ring 接上電位，另一邊卻別忘了接！ 最後，如果你想要找出latch-up的位置，最直接的方法就是拿去作EMMI（Emission Micro scope）或是OBIRCH（Optical Beam Induced Resistance Change ） 找出那一塊電路出錯，然後再對照layout。若想不出，就自己畫個剖面圖，找找上頭 的寄生BJT。換個角度來看，最後若找出真正原因，這次你繳的學費算算是夠本了， 別太沮喪。 -- 在臺灣，何謂R&D工程師? 1.Reverse and Decap :IC反相工程，去膠，打開封裝，拍照，複製電路佈局。 2.Resign and Die :沒死的就操到辭職，沒辭職的就操到死。 3.Rework and Debug :計畫永遠跟不上變化，變化永遠跟不上老闆的一句話! 4.Relax and Delay :太過於輕鬆(Relax)，那麼就會Random Death (隨時陣亡) 但是外派到大陸的臺彎郎，晚上是R (鴨)陪客戶，白天是D (豬)任人宰割! --

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