※ 引述《gyamwoo (Gyeon-woo)》之铭言： : 最近在测量电路，结果发现数位电路的电流超大，6mA以上 : 至少是比其他区块都还大。当然数位电路讯号出不来才去量 : 我自己推测是latch up，若有正常动作的话电流不会超过1mA : 上网查了一下似乎是这样，latch up会产生大电流。 : layout的时候也没有遇到latch up的drc error，是因为我不 : 知道是用什麽方式去画layout才没遇到latch up的呢… : 如果真的是latch up，这样电路还有救吗？ : 拜托强者为小弟解惑~thx~ 我非真强者，只是路过凑过来看乐热闹的乡民~ 1.有些Design rule是找不出来这类latch-up的问题，不过机率很低。 2.latch-up所造成IC失效的程度，重则是不可逆的毁损，轻则只要电源重新power-down 过一阵子就ok。 3.容易发生latch-up的元件，如transmission gate，尤其他的source或是drain直接 与VDD或VSS相连。 4.你只要了解latch-up的原理，就可以避免它，这点，我就不在这多说明，书本与 网路上都有资料。最直觉的方法就就是减少横跨Base与Emitetr端之间的寄生电阻值 从而减少触发latch-up的电流。个人认为，你的数位电路应该有些地方是直接面对 大电流的输入，如上述提及的传输闸，你可能将它的drain或是source接到Vdd or Vss 一旦突来的大电流很容易就会造成larch-up。虽然这是CMOS IC常发生的，不过，也 因於此，很多design rule都有针对它去防范。 底下列举一些layout技巧，希望对你有帮助。 1.避免电源的跑线使用高阻值的材质(diffusion或是ploy)，尤其是要接到substarte或是 well contact，贪图一些捷径可会得不偿失，强烈建议还是乖乖地用金属导线。 2.substrate或是well的contact尽量接近元件本身，彼此之间越近越好，而且数量越多 越好，降低Rsub与Rwell阻值。别打个一两颗，这不是用来作口碑或是作功德用。 3.相同类型的电晶体尽量画在一起，避免东一块西一块，让latch-up产生的条件易产生。 4.把内部电路尽可能搬离PAD附近的区域，尤其该PAD是要用来灌大电流 5.特别注意一些电晶体的source端，其substrate与well是不同电位所在的区域。 另外，一些面积比较大或是切换快速的电晶体，容易从substtate引入nosie，像 时脉产生器(clock generator)或是output buffer(输出缓冲电路)，这里的guard ring 可千万不能省！！！若是为了穿线而将guard ring打断，不要忘了只把一边的ring 接上电位，另一边却别忘了接！ 最後，如果你想要找出latch-up的位置，最直接的方法就是拿去作EMMI（Emission Micro scope）或是OBIRCH（Optical Beam Induced Resistance Change ） 找出那一块电路出错，然後再对照layout。若想不出，就自己画个剖面图，找找上头 的寄生BJT。换个角度来看，最後若找出真正原因，这次你缴的学费算算是够本了， 别太沮丧。 -- 在台湾，何谓R&D工程师? 1.Reverse and Decap :IC反相工程，去胶，打开封装，拍照，复制电路布局。 2.Resign and Die :没死的就操到辞职，没辞职的就操到死。 3.Rework and Debug :计画永远跟不上变化，变化永远跟不上老板的一句话! 4.Relax and Delay :太过於轻松(Relax)，那麽就会Random Death (随时阵亡) 但是外派到大陆的台弯郎，晚上是R (鸭)陪客户，白天是D (猪)任人宰割! --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 203.66.222.12