[恕刪] : 推 zxvc:所以你的意思是說若用PLL產生的clock，可以避開DFF除頻器被串 08/14 21:18 : → zxvc:成scan chain的問題！？ 08/14 21:18 : → Acme:嗯,因為PLL是類比module,scan不會測它,但scan會串DFF.. 08/14 21:19 : → zxvc:這樣講有些道理。但依我直覺這問題應該可以用EDA tools設定 08/14 21:20 : → zxvc:就能解決，也就是可能有指令告訴DFT Compiler哪個是DFF除頻器 08/14 21:21 : → zxvc:，不要把它串成scan chains。我再找找DFT Compiler說明書看看 08/14 21:22 : → Acme:同意,但不串會降coverage,若硬要串,定要多一些額外電路來解 08/14 21:24 剛才看了一下"DFT Compiler Scan User Guide"，其實就如Acme大所說的 DFT Compiler對DFF除頻器真的有些限制。 例如[1] p.p. 1-47： If uncontrollable clock signals are generated on-chip, as in frequency dividers, you cannot control the state of the sequential cells driven by these signals. If your design includes internally generated, uncontrollable clock signals, use AutoFix or provide another way to bypass these signals during testing. internally generated uncontrollable clock就如DFF除頻器， 如DFT Compiler遇到它可以用AutoFix bypass掉，但也就測不到相關的電路， 也就是Acme大說的coverage會降。 又[1] p.p. 4-9說： A system or test clock used during scan testing must be generated in a single tester cycle. The clock pulse applied at the clock port must reach the sequential cells in the same tester cycle. DFT Compiler does not support sequential gating of clocks, such as clock divider circuitry. 似乎就是說DFT Compiler不支援DFF除頻器。 看來DFT Compiler是可以辦識所謂的internally generated uncontrollable clock 的存在，只是不知為何不支援它的scan chain DFT。 我在想為何DFT Compiler不能把同一clock domain的DFF串在同一個chain！？ 比如說A、B DFFs用clock 1，C、D DFFs用clock 2(是clock 1的DFF除頻器的除頻)， 那AB串成一條、CD串成另一條，這樣不就能增加coverage了！？ 但目前看來DFT Compiler是會忽略C、D DFFs。 [1] Synopsys Inc., "DFT Compiler Scan User Guide," Version C-2009.06, July 2009. -- 信佛的人要知道：佛絕不會說謊。但請把握時光。 法滅盡經： http://www.cbeta.org/result/normal/T12/0396_001.htm 共勉之。 --

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