[恕删] : 推 zxvc:所以你的意思是说若用PLL产生的clock，可以避开DFF除频器被串 08/14 21:18 : → zxvc:成scan chain的问题！？ 08/14 21:18 : → Acme:嗯,因为PLL是类比module,scan不会测它,但scan会串DFF.. 08/14 21:19 : → zxvc:这样讲有些道理。但依我直觉这问题应该可以用EDA tools设定 08/14 21:20 : → zxvc:就能解决，也就是可能有指令告诉DFT Compiler哪个是DFF除频器 08/14 21:21 : → zxvc:，不要把它串成scan chains。我再找找DFT Compiler说明书看看 08/14 21:22 : → Acme:同意,但不串会降coverage,若硬要串,定要多一些额外电路来解 08/14 21:24 刚才看了一下"DFT Compiler Scan User Guide"，其实就如Acme大所说的 DFT Compiler对DFF除频器真的有些限制。 例如[1] p.p. 1-47： If uncontrollable clock signals are generated on-chip, as in frequency dividers, you cannot control the state of the sequential cells driven by these signals. If your design includes internally generated, uncontrollable clock signals, use AutoFix or provide another way to bypass these signals during testing. internally generated uncontrollable clock就如DFF除频器， 如DFT Compiler遇到它可以用AutoFix bypass掉，但也就测不到相关的电路， 也就是Acme大说的coverage会降。 又[1] p.p. 4-9说： A system or test clock used during scan testing must be generated in a single tester cycle. The clock pulse applied at the clock port must reach the sequential cells in the same tester cycle. DFT Compiler does not support sequential gating of clocks, such as clock divider circuitry. 似乎就是说DFT Compiler不支援DFF除频器。 看来DFT Compiler是可以办识所谓的internally generated uncontrollable clock 的存在，只是不知为何不支援它的scan chain DFT。 我在想为何DFT Compiler不能把同一clock domain的DFF串在同一个chain！？ 比如说A、B DFFs用clock 1，C、D DFFs用clock 2(是clock 1的DFF除频器的除频)， 那AB串成一条、CD串成另一条，这样不就能增加coverage了！？ 但目前看来DFT Compiler是会忽略C、D DFFs。 [1] Synopsys Inc., "DFT Compiler Scan User Guide," Version C-2009.06, July 2009. -- 信佛的人要知道：佛绝不会说谎。但请把握时光。 法灭尽经： http://www.cbeta.org/result/normal/T12/0396_001.htm 共勉之。 --

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