作者zxvc (眾生都是未來佛)
看板Electronics
標題Re: [問題] design compiler後counter(計數器)總是 …
時間Fri Aug 13 20:46:09 2010
※ 引述《maxwellee (maxwell)》之銘言：
: 我是用counter拉出來做除頻clk 結果counter老出現violation
: 請問該怎麼處理呢?
: 還是sdc要怎麼針對這個問題去設定呢?如set_ideal_net?dont_touch_network?
: 謝謝
"Generated Clocks"[1]
A design might include clock dividers ...
Command: create_generated_clock
另外借問個問題，為什麼有人說不建議使用DFF除頻器，
最好用PLL來作除頻器？
對於數位cell-based的設計者，如果只用DFF做除頻器感覺難度
沒有與整合PLL的難度高。
如果做純數位的DFF除頻器就很好用，那為何許多FPGA卻有提供PLL的除頻器？
那用PLL除頻器的優點在哪裡？
希望有設計過這類電路的大大能指點一下。
References:
[1] Synopsys Inc., "Synopsys Timing Constraints and Optimization User Guide,"
Version C-2009.06, p.p. 2-29, June 2009.
--
信佛的人要知道：佛絕不會說謊。但請把握時光。
法滅盡經：
http://www.cbeta.org/result/normal/T12/0396_001.htm
共勉之。
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◆ From: 218.168.2.178
※ 編輯: zxvc 來自: 218.168.2.178 (08/13 20:55)
1F：推 pow:這種東西應該是要看電路是怎麼兜出來的才能判斷 08/14 06:17
2F：→ pow:不過應是要猜 我想是timing抗雜訊的能力不同 08/14 06:17
3F：推 deathcustom:同意pow...... 08/14 12:30
4F：→ zxvc:這是因為PLL有feedback的機制嗎？也就是PLL能動態調timing， 08/14 12:47
5F：→ zxvc:DFF除頻器只能靜態調timing！？ 08/14 12:48
6F：推 pow:的確是有feedback 讓他自動調整 譬如VDD有雜訊 08/14 22:30
7F：→ pow:PLL比較可能去track 如果是DFF的話 通常雜訊會變成jitter 08/14 22:31
8F：→ pow:這些東西要分析真正的電路才看得出來 08/14 22:33
9F：→ zxvc:先謝謝pow大的解答。 08/14 22:38
10F：→ zxvc:但我還有問題，就是什麼應用非得用PLL，而用DFF除頻的會有抗 08/14 22:40
11F：→ zxvc:雜訊不足的情形！？ 08/14 22:41
12F：推 pow:假如接下來會用到clock的電路對jitter比較敏感 08/14 23:09
13F：→ pow:喔喔還有另一個 DFF做完除頻可能會有相位差 那就要有 08/14 23:10
14F：→ pow:controlled delay (例如DLL) 來微調phase error 08/14 23:10
15F：→ pow:這些block都沒有一定的位置 通常就是整個系統在設計的時候 08/14 23:10
16F：→ pow:邏輯設計和類比設計要很密切的溝通 包含clock tree要怎要分 08/14 23:11
17F：→ pow:都要估計得很清楚 08/14 23:11
18F：→ pow:整個系統的複雜度 要很有經驗的才有辦法理解 08/14 23:12
19F：→ pow:我因為經驗不太夠 所以只能講講一些嘴泡 08/14 23:12
20F：→ pow:抗vdd雜訊譬如說 oscilator freq是1GHz 08/14 23:13
21F：→ pow:然後vdd上面有一個50MHz的雜訊 假設震幅100mV 08/14 23:13
22F：→ pow:這種東西在邏輯設計是沒辦法估進去的 08/14 23:13
23F：→ pow:但是類比電路會估出來 Power Supply Induced Jitter 08/14 23:14
24F：→ pow:假如這個雜訊會造成clock edge有50ps的jitter 08/14 23:14
25F：→ pow:那你DFF看要除幾 可能要乘幾倍 對timing可能就不太妙 08/14 23:15
26F：→ pow:所以邏輯設計就會說 我不管怎樣 給我的clock jitter就只能 08/14 23:16
27F：→ pow:這麼多 然後類比的就要去設計、算 看要怎樣達成 08/14 23:16
28F：推 ViewMoon:"最好用PLL來作除頻器"應是指FPGA而言吧,FPGA用DFF除頻 08/18 21:59
29F：→ ViewMoon:也可以,但要確定有被compiler轉成gated clock形式 08/18 22:00
30F：→ ViewMoon:另,FPGA不要用ripple counter,IC若要作ATPG,也不適ripple 08/18 22:01