作者zxvc (众生都是未来佛)
看板Electronics
标题Re: [问题] design compiler後counter(计数器)总是 …
时间Fri Aug 13 20:46:09 2010
※ 引述《maxwellee (maxwell)》之铭言：
: 我是用counter拉出来做除频clk 结果counter老出现violation
: 请问该怎麽处理呢?
: 还是sdc要怎麽针对这个问题去设定呢?如set_ideal_net?dont_touch_network?
: 谢谢
"Generated Clocks"[1]
A design might include clock dividers ...
Command: create_generated_clock
另外借问个问题，为什麽有人说不建议使用DFF除频器，
最好用PLL来作除频器？
对於数位cell-based的设计者，如果只用DFF做除频器感觉难度
没有与整合PLL的难度高。
如果做纯数位的DFF除频器就很好用，那为何许多FPGA却有提供PLL的除频器？
那用PLL除频器的优点在哪里？
希望有设计过这类电路的大大能指点一下。
References:
[1] Synopsys Inc., "Synopsys Timing Constraints and Optimization User Guide,"
Version C-2009.06, p.p. 2-29, June 2009.
--
信佛的人要知道：佛绝不会说谎。但请把握时光。
法灭尽经：
http://www.cbeta.org/result/normal/T12/0396_001.htm
共勉之。
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◆ From: 218.168.2.178
※ 编辑: zxvc 来自: 218.168.2.178 (08/13 20:55)
1F：推 pow:这种东西应该是要看电路是怎麽兜出来的才能判断 08/14 06:17
2F：→ pow:不过应是要猜 我想是timing抗杂讯的能力不同 08/14 06:17
3F：推 deathcustom:同意pow...... 08/14 12:30
4F：→ zxvc:这是因为PLL有feedback的机制吗？也就是PLL能动态调timing， 08/14 12:47
5F：→ zxvc:DFF除频器只能静态调timing！？ 08/14 12:48
6F：推 pow:的确是有feedback 让他自动调整 譬如VDD有杂讯 08/14 22:30
7F：→ pow:PLL比较可能去track 如果是DFF的话 通常杂讯会变成jitter 08/14 22:31
8F：→ pow:这些东西要分析真正的电路才看得出来 08/14 22:33
9F：→ zxvc:先谢谢pow大的解答。 08/14 22:38
10F：→ zxvc:但我还有问题，就是什麽应用非得用PLL，而用DFF除频的会有抗 08/14 22:40
11F：→ zxvc:杂讯不足的情形！？ 08/14 22:41
12F：推 pow:假如接下来会用到clock的电路对jitter比较敏感 08/14 23:09
13F：→ pow:喔喔还有另一个 DFF做完除频可能会有相位差 那就要有 08/14 23:10
14F：→ pow:controlled delay (例如DLL) 来微调phase error 08/14 23:10
15F：→ pow:这些block都没有一定的位置 通常就是整个系统在设计的时候 08/14 23:10
16F：→ pow:逻辑设计和类比设计要很密切的沟通 包含clock tree要怎要分 08/14 23:11
17F：→ pow:都要估计得很清楚 08/14 23:11
18F：→ pow:整个系统的复杂度 要很有经验的才有办法理解 08/14 23:12
19F：→ pow:我因为经验不太够 所以只能讲讲一些嘴泡 08/14 23:12
20F：→ pow:抗vdd杂讯譬如说 oscilator freq是1GHz 08/14 23:13
21F：→ pow:然後vdd上面有一个50MHz的杂讯 假设震幅100mV 08/14 23:13
22F：→ pow:这种东西在逻辑设计是没办法估进去的 08/14 23:13
23F：→ pow:但是类比电路会估出来 Power Supply Induced Jitter 08/14 23:14
24F：→ pow:假如这个杂讯会造成clock edge有50ps的jitter 08/14 23:14
25F：→ pow:那你DFF看要除几 可能要乘几倍 对timing可能就不太妙 08/14 23:15
26F：→ pow:所以逻辑设计就会说 我不管怎样 给我的clock jitter就只能 08/14 23:16
27F：→ pow:这麽多 然後类比的就要去设计、算 看要怎样达成 08/14 23:16
28F：推 ViewMoon:"最好用PLL来作除频器"应是指FPGA而言吧,FPGA用DFF除频 08/18 21:59
29F：→ ViewMoon:也可以,但要确定有被compiler转成gated clock形式 08/18 22:00
30F：→ ViewMoon:另,FPGA不要用ripple counter,IC若要作ATPG,也不适ripple 08/18 22:01