作者evoker1984 (我思˙故我在)
看板Electronics
標題[問題] 有關design compiler
時間Thu Jun 24 13:00:41 2010
想請問一個有關DC的問題
如果我要合成的電路是combinational logic
那clk就不用下constrain嗎?
像是set_clock_latency等
因為report的timing蠻奇怪的
不知道該怎麼下constrain
在check_designs的時候也會說需要timing constrains之類的
不知道有門有人會解決 謝謝
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◆ From: 140.118.121.139
1F：→ Trai:可以設定virtual clock 這樣STA的時候會幫你分析前後reg的 06/24 18:42
2F：→ Trai:setup time與hold time 06/24 18:42
3F：推 zxvc:man set_max_delay 06/24 19:12
4F：→ zxvc:我是有遇過sequential電路沒設clock constraint，DC report 06/24 19:14
5F：→ zxvc:的critical path不是真的critical path。 06/24 19:15