作者evoker1984 (我思˙故我在)
看板Electronics
标题[问题] 有关design compiler
时间Thu Jun 24 13:00:41 2010
想请问一个有关DC的问题
如果我要合成的电路是combinational logic
那clk就不用下constrain吗?
像是set_clock_latency等
因为report的timing蛮奇怪的
不知道该怎麽下constrain
在check_designs的时候也会说需要timing constrains之类的
不知道有门有人会解决 谢谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.118.121.139
1F：→ Trai:可以设定virtual clock 这样STA的时候会帮你分析前後reg的 06/24 18:42
2F：→ Trai:setup time与hold time 06/24 18:42
3F：推 zxvc:man set_max_delay 06/24 19:12
4F：→ zxvc:我是有遇过sequential电路没设clock constraint，DC report 06/24 19:14
5F：→ zxvc:的critical path不是真的critical path。 06/24 19:15