作者jfsu (水精靈)
看板Electronics
標題Re: [問題] HSPICE 如何改善反應時間
時間Tue Jun 1 12:17:26 2010
: x1 out in2 node 0 NTRAN w=wn l=ln
: x2 out in2 vdd vdd PTRAN w=2wp l=lp
: x3 node in1 0 0 NTRAN w=wn l=ln
: x4 out in1 vdd vdd PTRAN w=2wp l=lp
: VIN1 in1 0 pulse 0.1 2 2n 0 0 5n 10n
: VIN2 in2 0 pulse 2 0.1 2n 0 0 1n 2n
: VDD vdd 0 1.8v
在回答你的問題前，讓我們討論設計NAND GATE會遇到的麻煩
1.由於NMOS是串聯的關係，所以比起tPLH(Low -> High propagation delay)
tPHL會更慢。
2.NMOS的本體效應(body effect)會減少pull-down的Ids驅動力。
3.實際可行的扇入(Fan-in)小於 4。
4.自我電容(self-capacitance, Cs= Cg+Cj)會惡化tPHL。
5.in1與in2並非同時輸入(時間差);tPHL會增加，如果訊號是從in2 -> in1
解決的辦法:
1.使用基底偏壓(substrate bias, VBB)來減少body effect與自我電容。
2.使用N-Well製程
3.在電路佈局(layout)時，要注意自我電容的問題。
4.減少輸入端in1 與in2的時間差
以你的Two input NAND gate為例，你將in1固定，並在期週期內變化in2
1.MOS的W/L需調整:樓下有鄉民建議 MMOS的寬度要大於PMOS，不然你的tPHL與tPLH
會不一樣，這點，你可以自己跑一下不同的W/L比模擬就知道了。
2.你可以試著將in2固定，來變化in1，你會發現一些有趣的現象。
3.這是作業嗎? XD
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1F：推 pdaer:每次看j大的文章都有一些意外收獲 06/01 22:06
2F：→ xxxorc:這位大大真是太感謝你的講解了 讓我真正了解到它的意義 06/01 22:49
3F：→ xxxorc:對於這是作業的問題 實在很不好意思 老師上課只有輕鬆帶 06/01 22:49
4F：→ xxxorc:過 ，大部分時間都在講製程 ，真是不好意思耶 06/01 22:50
5F：→ jfsu:加油~~ 06/01 23:27
6F：推 ryanchen:推j大,巨細靡遺的分析也讓我發現沒注意的地方! 06/02 17:23
7F：推 wuandy10:不錯的分析 考慮到製程~~其實滿重要的!! 06/03 08:52