作者evoker1984 (我思˙故我在)
看板Electronics
標題[請益] 有關verilog語法
時間Tue Jun 1 10:42:52 2010
想請教一下大家有關verilog的語法問題
我現在是想寫一個參數化的output
也就是說下的參數不同 產生的output數目也會不同
但是output的width並不會改變
比較笨的方法是在width vector的方法下參數 之後再來切
但是當位元數一多 這樣程是很不好寫
我是想說可否用1-dimension reg語法
ex.output reg [7:0] signal [n:1];
可是在合成時synthesis tool 會說後面的"["語法有錯
所以應該事不能這樣用 不知道大家有沒有甚麼方法 謝謝
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◆ From: 140.118.121.139
1F：推 appendixisu:用 parameter ??? 06/02 11:07
2F：→ evoker1984:我有寫參數 可是不知道要怎麼把output bundle起來 06/02 14:13
3F：→ TripleC:verilog沒辦法pass 2D array, 應該只能pack/unpack了 06/03 10:33
4F：推 zxvc:SystemVerilog支援output是array。 06/08 11:07
5F：推 windboy0620:哪 一篇阿 verilog的我有推嗎??? verilog-a的? 08/04 22:50
6F：→ windboy0620:推錯 08/04 22:50