作者evoker1984 (我思˙故我在)
看板Electronics
标题[请益] 有关verilog语法
时间Tue Jun 1 10:42:52 2010
想请教一下大家有关verilog的语法问题
我现在是想写一个参数化的output
也就是说下的参数不同 产生的output数目也会不同
但是output的width并不会改变
比较笨的方法是在width vector的方法下参数 之後再来切
但是当位元数一多 这样程是很不好写
我是想说可否用1-dimension reg语法
ex.output reg [7:0] signal [n:1];
可是在合成时synthesis tool 会说後面的"["语法有错
所以应该事不能这样用 不知道大家有没有甚麽方法 谢谢
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◆ From: 140.118.121.139
1F：推 appendixisu:用 parameter ??? 06/02 11:07
2F：→ evoker1984:我有写参数 可是不知道要怎麽把output bundle起来 06/02 14:13
3F：→ TripleC:verilog没办法pass 2D array, 应该只能pack/unpack了 06/03 10:33
4F：推 zxvc:SystemVerilog支援output是array。 06/08 11:07
5F：推 windboy0620:哪 一篇阿 verilog的我有推吗??? verilog-a的? 08/04 22:50
6F：→ windboy0620:推错 08/04 22:50